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Ausarbeitung zum Thema " FLEETzero " der SUN MicroLabs - "Die Registerlose Prozessorarchitektur"

Seminararbeit 2006 18 Seiten

Informatik - Technische Informatik

Leseprobe

Inhaltsverzeichnis

1 Vorwort

2 Überblick
2.1 Motivation
2.2 Die Idee der kommunikationszentralen Sicht

3 FLEETzero Chip
3.1 Grundverständnis.
3.2 Switch Fabric
3.2.1 Primitive
3.2.2 Netzwerke
3.3 Instruction Store
3.4 Ships

4 Ergebnisse

5 Fazit und Ausblick
5.1 Fazit
5.2 Ausblick

Kapitel 1
Vorwort

Diese Ausarbeitung beschäftigt sich mit der als innovativ angesehenen registerlosen Prozessorarchitektur des FleetZero. Sie basiert hauptsächlich auf der von Sun Microsystems Laboratories vorgestellten Präsentation zum „Seventh International Symposium on Advanced Research in Asynchronous Circuits and Systems“ im Jahr 2001, da diese als einzigste aussagekräftige Referenz angenommen werden kann. Leider existieren noch keine größeren Publikationen (im Rahmen der Ausleihmöglichkeiten unserer Universitätsbibliothek) zu diesem Thema. Im Internet zu findende Themen sind meißt recht deutlich an die Eigenbeschreibung der Sun Microsystems Laboratories angelehnt und somit kein Quell zusätzlicher Informationen. Das Ziel dieser Ausarbeitung ist es, einen Einblick in die FleetZero-Rechnerarchitektur zu bekommen, der durchaus zum Eingliedern in eine Vorlesungsveranstaltung (zum Beispiel als Ergänzung der speziellen und innovativen Rechnerarchitekturen) verwendet werden kann. Hierzu soll diese Ausarbeitung als Richtlinie dienen, sowie die beigefügten Folien zur Präsentation und als druckbares Skript. Diese Ausarbeitung enthält insbesondere viele Vereinfachungen und verzichtet bewusst auf Details, die nicht zum Verständnis der Thematik nötig sind. In dieser Arbeit wurde versucht grundsätzlich die deutsche Sprache zu verwenden. Lediglich bei einigen Fachbegriffen sowie Eigennamen wurde, um eventuelle Missverständnisse zu vermeiden, die englische Sprache verwendet.

Kapitel 2
Überblick

2.1 Motivation

Heutige Prozessorarchitekturen sind hauptsächlich in einer Zeit entwickelt wurden, in der Vakuum-Röhren und Großraumtransistoren die Logik-Einheiten darstellten. In den frühen 80’igern waren Logik-Bausteine „teuer“, sowohl in finanzieller, als auch aus Sicht der Rechenzeit und des Stromverbrauches. Deswegen konzentrierte man sich vor allem darauf logische Operationen (zB. ADD, NEGATE, usw.) zu optimieren, um Logikeinheiten, so weit es geht, einsparen zu können. Dazu benötigte Kommunikationsaktivitäten wurden hauptsächlich, bis auf Ausnahmen wie Load, Store, Input und Output vom Programmierer versteckt, da die Kosten für Kommunikation, im Verhältnis zur Logik, als vernachlässigbar angesehen werden konnten.Im Zuge der intensiven Forschungen auf dem Gebiet der Halbleitertechnik verschob sich dieses Bild aber vollständig und entspricht in keinster Weise mehr dem Stand der Dinge. Transistoren sind nahezu kostenfrei und in ausreichender Menge auf kleinstem Raum vorhanden, verbrauchen zudem wesentlich weniger Energie als noch vor Jahren. Kommunikationselemente hingegen verbrauchen viel Platz und Energie. Ein ganz entscheidender Fakt ist, dass es heutzutage länger dauert 2 Zahlen zu einer Addier-Logik zu bringen, als diese dann zu addieren.

2.2 Die Idee der kommunikationszentralen Sicht

Es wird also Zeit die traditionelle Ansicht hinter sich zu lassen und eine völlig andere Richtung der Entwicklung einzuschlagen. Hierbei kommt der Begriff der kommunikationszentralen Sicht ins Spiel. Dieser Begriff ist nicht neu, wurde aber in der Vergangenheit im Zusammenhang mit synchronen „transport triggered“-Architekturen verwendet. Ab hier soll er jedoch nur noch im Zusammenhang mit asynchronen Schaltkreis-Primitiven stehen, da diese neben verbessertem Durchsatz und verbesserter Flexibilität auch eine größere Freiheit des Programmablaufes bieten. Um die Entwicklung dorthingehend zu verwirklichen, wurden spezielle Move-Anweisungen entworfen, welche Daten von einer Quelle zu einem Ziel transportieren und diese während diesem Transport weiter verarbeiten (addieren,negieren, usw.). Das ganze wäre jedoch sinnlos wenn die Datenbewegung hierbei langsam wäre. Um den Durchsatz zu erhöhen und gleichzeitig die Latenzzeiten zu verringern, wurden unter anderem folgende Gedanken verwirklicht:

-Latches in der Datenleitung integrieren, die nicht nur zur Signalverstärkung dienen, sondern auch das Kabel in aufeinander folgende Sektionen aufteilen, welche gleichzeitig agieren können und
-die Entwicklung einfacher aber sehr schneller Steuerungsschaltkreise, welche GasP genannt wurden (mehr dazu in [Suth01]).

Der Kernidee des schnelleren Betriebes der eben erwähnten GasP Steuerschaltkreise ist dadurch zu erklären, dass die zentrale Taktgebung wegfällt und somit die Geschwindigkeit des Gesamtsystems nicht mehr von der Geschwindigkeit der langsamsten Operation abhängt. Lokale Taktgeber geben also nur noch für kleine Teilbereichen der Schaltkreise den Takt vor. Dies stellt eine Weiterentwicklung der CMOS Schaltkreise dar und wird in späteren Entwicklungsstufen unter anderem auch als „Asynchronous Interlocked Pipelined CMOS“-Technologie benannt.

In der Zeit zwischen 1998 und 1999 entstand der Experimentalchip FLEETzero, welcher für den ersten nichttrivialen Einsatz der GasP Steuerschaltkreise steht und der als Kern dieser Ausarbeitung näher vorgestellt werden soll.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2.1: FLEETzero Chip Kern

Kapitel 3
FLEETzero Chip

3.1 Grundverständnis

Um einen noch nicht konkreten Einblick in die Grundstruktur der neuen Architektur zu bekommen, soll als erstes Abbildung 3.1 dienen. An dieser Stelle

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3.1: Abstrakter Blick auf FLEETzero

wird zum ersten mal das grobe FLEETzero Schema vorgestellt. Wollen wir nun versuchen, die einzelnen Komponenten nacheinander näher zu erläutern um zu verstehen, was eigentlich genau an jedem Ort passiert.

Details

Seiten
18
Jahr
2006
Dateigröße
988 KB
Sprache
Deutsch
Katalognummer
v111023
Institution / Hochschule
Technische Universität Ilmenau – FG RA
Note
1,3
Schlagworte
Ausarbeitung Thema FLEETzero MicroLabs Registerlose Prozessorarchitektur Hauptseminar

Autor

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